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来源：内容来自semiengineering。
要使高NA EUV 光刻技术发挥作用，需要采用适合制造的方法来拼接电路或对更大的掩模进行全面改变。
曝光场之间的电路拼接对高数值孔径 (0.55) EUV 转换的设计、良率和可制造性提出了挑战。替代方案是彻底将 6×6 英寸掩模版改为 6×11 英寸掩模版，从而消除电路拼接，但需要几乎完全更换掩模版制造基础设施。
现代多核 SoC 具有越来越大的片上内存，通常难以保持在光罩极限内，即 193nm 浸没式和 EUV 光刻的面积为 26 平方毫米，而由于变形镜头，高 NA 的光罩面积会缩小到该尺寸的一半。将中介层纳入封装中允许晶圆厂将此类设计拆分为芯片，但中介层仍然必须适合标准场大小。该尺寸由光罩尺寸（6×6 英寸）决定，光刻扫描仪会将其缩小 4 倍（最大为 676 平方毫米）。对于高 NA（0.55）EUV，该场要小一半，这也会使 EUV 工具的吞吐量减半。结果是每两次曝光的图案都必须拼接在一起。
IBM研究员Christopher Bottoms 在最近的 SPIE 先进光刻与图案技术会议上表示，将多个光罩拼接成单一设计，正成为跨多种光刻工艺的一个重要难题。[1] 或许最严峻的拼接挑战来自高数值孔径 EUV 曝光设备。
在高NA曝光中，入射光以较小的角度照射到光罩上。由于EUV光学元件具有反射性，入射光可能会在到达晶圆之前与折射光发生干扰。新思科技（Synopsys）的应用工程师Zachary Levinson解释说，高NA系统使用变形镜头来避免这个问题，在一个方向上缩小4倍，在另一个方向上缩小8倍。遗憾的是，这种解决方案会将标准6×6英寸光罩的曝光范围减半。
将单个电路层分割到多个光罩上会立即引发良率问题，尤其是对于尺寸本身就极具挑战性的关键层。除了设计的两半必须彼此精确对准外，它们还必须与上方的完整场层对准。Levinson 估计，2nm 的掩模间套刻误差将导致图案关键尺寸至少出现 10% 的误差天创网，且不考虑任何其他误差源。
曝光工具拼接影响良率
先进的光刻技术依赖于各种校正，以确保角落、线端和其他特征的精确印刷。两个掩模版的辅助特征必须精心放置，以避免相互干扰。任何跨越两个掩模版边界的晶圆特征都将由两条不同的线段组装而成。为了将两者组合成单个连续的光刻胶特征，两个掩模版的设计必须同时考虑两个线端之间的重叠以及它们与两个掩模版边界的相互作用。
EUV 掩模版包含一个黑色边框，该边框蚀刻贯穿构成掩模空白的多层堆叠。该区域可防止杂散反射进入相邻的曝光场，但也会导致应力松弛，从而扭曲紧邻的多层结构。因此，在黑色边框和实际掩模图案之间会存在一个额外的未图案化的空白区域。在“按分辨率”打印的设计中，只需沿缝合线切割即可，掩模 A 上的边框区域将与掩模 B 上的图案化区域重叠。对空间图像的影响取决于多种因素，包括掩模吸收层的反射率和光刻胶的灵敏度。
西门子EDA公司的徐东波及其同事发现，在缝合边界附近，光刻胶线往往会变窄或变宽，具体取决于重叠程度。接触孔的结果甚至更糟，要么是重复的孔，要么是椭圆形的孔。Synopsys的Levinson 表示，针脚边界一定程度的不匹配是不可避免的，因此设计人员必须避免将关键特征放置在边界区域。
缝合感知设计威胁性能
根据加州大学洛杉矶分校研究员 Sagar Jain 的说法，最简单的解决方案是将电路特征完全排除在边界区域之外。否则可能跨越边界的线路可以布线到全场层，穿过禁区，然后再返回。 但是，如上所述，半场层和全场层之间的覆盖已经很有挑战性。在这种方法中，未对准的过孔可能会威胁产量，受影响的电线长度的增加将影响性能。结果取决于禁区的宽度和位置，以及设计中的高 NA EUV 层的数量。在最坏的情况下，单核设计的最大频率可能会降低 3%，功耗会增加 3%。在多核设计中，电路宏可能需要几个变体，有或没有禁区交叉，这增加了设计和验证的复杂性。
Synopsys 工程高级总监 Yongchan (James) Ban 和他的同事并没有完全排除边界天创网，而是模拟了许多不同的拼接感知设计优化，所有这些优化都是为了减少跨越拼接边界的线路数量。其中第一个也是最简单的一个可以防止逻辑块跨越边界分裂。
接下来，该设计将相关的 I/O 端口彼此靠近放置，并放置在同一个半场内。这两个选项减少了受分割影响的信号路径数量，而 I/O 端口的集群化也缩短了整体线路长度。避免将标准单元放置在边界附近，进一步减少了边界交叉。总体而言，这些优化将拼接面积损失降低到 0.5% 以下，性能下降降低到 0.2% 左右。
虽然这些变化减少了受边界区域影响的特征数量，但保留的特征仍然面临可打印性问题。Ban 表示，特定区域的设计规则有助于确保边界线附近的特征能够正确打印。然而，这种方法对整体设计的破坏性也更大。标准单元可能具有不同的尺寸，因此根据其相对于边界的位置和方向，其特性也有所不同。
虽然缝合感知优化需要仔细建模近边界区域的光刻行为，但设计界似乎已做好准备迎接这一挑战。然而，吞吐量的影响是不可避免的。
更大的光罩消除了拼接，但设备成本更高
HJL光刻公司总裁Harry Levinson估计，将曝光场减半可能会导致产量降低高达40%，具体取决于设计。此外，产量成本的很大一部分源于场间扫描的开销。如果曝光场数量增加一倍，则扫描器的扫描次数也必须增加一倍。提高光源功率或光刻胶灵敏度的影响相对较小。
然而，正如英特尔副总裁弗兰克·阿布德（Frank Abboud）所建议的那样，增加光罩尺寸可以同时解决拼接和吞吐量挑战。在eBeam Initiative的一次演讲中，他引用了ASML的说法，他们目前的EUV平台设计可以容纳6×11.2英寸的光罩，而无需改变光学元件。Mycronic已经为平板显示器行业生产光罩写入工具，并准备最早于明年推出6×11英寸光罩写入器的原型。
然而，这种乐观的言论远非事实的全部。光罩尺寸的变化将影响掩模车间的所有设备，从用于制造空白掩模的沉积和检测设备，到用于吸收层图案化的抗蚀剂涂层和显影设备。莱文森统计了14种不同的设备将发生变化。即使是热衷于更大掩模尺寸的阿布德也承认，这会使一些设备的成本翻倍。
D2S首席执行官Aki Fujimura 表示，EUV 掩模版的制作是一项尤其艰巨的挑战。面积翻倍将使本已严峻的应力管理和缺陷控制挑战雪上加霜。
另一方面，EUV技术经过多年的拖延，最终因为DUV多重曝光的高产能成本而被采用。EUV光刻机的成本已经接近4亿美元。光刻机的生产效率是影响晶圆厂整体成本效率的最大因素。Fujimura表示，更大的掩模尺寸可以避免高NA EUV光刻机的生产效率大幅下降，并能显著提高现有0.33 NA光刻机的生产效率。这将使器件受益，远超数量相对较少的尖端高NA应用。
虽然从技术和产量的角度来看，6×11英寸掩模版显然是更好的选择，但业界对其成本仍持怀疑态度。Abboud指出，1nm技术将是一个潜在的切入点，因为无论如何，许多工具都需要升级才能满足该节点的要求。
https://semiengineering.com/are-larger-reticle-sizes-on-the-horizon/
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